Architecture des ordinateurs course, Slides of Computer System Design and Architecture

Download Architecture des ordinateurs course and more Slides Computer System Design and Architecture in PDF only on Docsity! 10/30/2023 19:27:46 1 Module Architecture des Ordinateurs Filière Génie Informatique Année 2023/2024 10/30/2023 19:27:46 2 Cours systèmes à microprocesseurs et microcontrôleurs 10/30/2023 19:27:46 5 Modèle de Von Neumann  Les différents organes du système sont reliés par des voies de communication appelées Bus.  L'ensemble formé par l'unité arithmétique et logique, et l'unité de commande constitue l'unité centrale ou processeur. Schéma de principe d'une machine de Von Neumann 10/30/2023 19:27:46 6 L’unité centrale  Elle est composée par le microprocesseur qui est chargé d’interpréter et d’exécuter les instructions d’un programme, de lire ou de sauvegarder les résultats dans la mémoire et de communiquer avec les unités d’entrées/sorties.  Toutes les activités du microprocesseur sont cadencées par une horloge.  On caractérise le microprocesseur par :  La fréquence d’horloge en MHz ou GHz ;  Le nombre d’instructions par secondes qu’il est capable d’exécuter : mesuré en MIPS ;  La taille des données qu’il est capable de traiter en bits. 10/30/2023 19:27:46 7 La mémoire centrale  Elle contient les instructions des programmes en cours d’exécution et les données associées à ce programme.  Physiquement, elle se décompose souvent en :  Une mémoire morte ROM (Read Only Memory) chargée de stocker le programme. C’est une mémoire à lecture seule.  Une mémoire vive RAM (Random Access Memory) chargée de stocker les données intermédiaires ou les résultats de calculs. On peut lire ou écrire des données dedans, ces données sont perdues à la mise hors tension .  Remarque :  Dans les architecture actuelles les programmes sont stockés dans des disques durs, Clé USB, Disque optique, etc...  Ce sont des périphériques de stockage, et considérés comme des mémoires secondaires. 10/30/2023 19:27:46 10 Les bus  Exemple :  Bus d’adresses à 16 broches permet d’adresser 216 = 65536 cases mémoires = 64 K Octet. (mot mémoire = 8 bits)  Bus d’adresses à 32 broches => adresser 232 = 4 Géga Octet.  3. Un bus de commande : constitué par quelques conducteurs qui assurent la synchronisation des flux d'informations sur les bus des données et des adresses. 10/30/2023 19:27:46 11 Les bus Bus de données  Ensemble de broches qui véhiculent les instructions et les données à traités.  Bus d'adresses  Ensemble de broches qui permettent au microprocesseur d’adresser les différentes cases mémoires et les interfaces d’E/S.  Bus de commande  Constitué par quelques conducteurs qui assurent la synchronisation des flux d'informations sur les bus des données et des adresses. 10/30/2023 19:27:46 12 Définitions  La mémoire centrale est un ensemble de registres dotés d'une structure d'accès permettant l'échange entre les registres et les unités extérieures.  La capacité d'une mémoire est le nombre de bits que l'on peut mémoriser dans cette mémoire (exprimée en Octet).  Le temps d'accès mémoire est le délai qui s'écoule entre une requête de lecture et la disponibilité de l'information correspondante.  On appelle emplacement accessible E i (ou zone de stockage accessible) l'emplacement unique sur lequel une opération de lecture ou d'écriture est possible à l'instant t. 10/30/2023 19:27:46 15 Mémoires Synchrones et Asynchrones  Mémoire asynchrone : pour ce type de mémoire, l'intervalle de temps entre deux accès mémoire consécutif n'est pas régulier. Le processeur ne sait donc pas quand l'information qu'il attend est disponible et doit attendre (wait-state) que la mémoire lui transmette les données.  Mémoire synchrone : la cadence de sortie des informations est régulière, on évite ainsi les états d'attente (wait state) du processeur. 10/30/2023 19:27:46 16 Mémoires séquentielles  Une mémoire séquentielle est une mémoire telle que si l'accès à l'instant t à porté sur l'emplacement E i alors l'accès à l'instant t+1 porte obligatoirement sur l'emplacement E i+1 ou E i-1 .  Exemple :  Une pile est une mémoire séquentielle dont les déplacements sont liés à la commande d'écriture (empiler) ou de lecture (dépiler).  Le microprocesseur utilise une pile pour mémoriser les adresses de retour lors d’appels à des sous-programmes. 10/30/2023 19:27:46 17 Mémoires associatives  Les mémoires associatives permettent de stocker un ensemble de paires (clés,valeurs).  La mémoire cache est une mémoire associative qui a pour but d’accélérer l’accès aux données.  Son principe repose sur un certain nombre de remarques :  Les accès mémoire freinent les microprocesseurs : pendant le temps que dure un accès en lecture à la mémoire centrale, celui-ci pourrait exécuter plusieurs instructions ; 10/30/2023 19:27:46 20 Fonctionnement de la mémoire cache  A partir d’une petite information (clé), on retrouve le reste (valeur)  L’adresse demandée est divisée en plusieurs parties dont une sert de clé.  Tableau associatif : Cache[clé] = {adr, valeur, ...}  Si la donnée est présente en cache : accès rapide  Sinon il faut récupérer la donnée et la placer dans le cache. 10/30/2023 19:27:46 21 Les mémoires mortes  Non volatiles, en lecture seule  ROM : Read Only Memory (programmée à la fabrication)  Réalisation par réseau de diodes. 10/30/2023 19:27:46 22 Les mémoires mortes  Non volatiles, en lecture seule  ROM : Read Only Memory (programmée à la fabrication)  Réalisation par réseau de diodes.  PROM : Programmable Read Only Memory (fusibles; programmable une seule fois)  EPROM : Erasable Programmable Read Only Memory  (effaçable par Ultraviolet : 30 minutes d’exposition)  EEPROM : Electrically Erasable Programmable Read Only Memory (Stockage par charges électriques)  Exemple : le BIOS (Basic Input Output System) ;  Les paramètres sont mémorisés avec une RAM volatile + batterie)  Mémoire Flash 10/30/2023 19:27:46 25 Les mémoires en lecture/écriture DRAM 1 bit requiert un transistor et un condensateur SRAM 1bit requiert 6 transistors de type CMOS 10/30/2023 19:27:46 26 Espace d’adressage  La taille des mots binaires représentant les adresses limite le nombre de mots auxquels le microprocesseur peut accéder.  Si les adresses sont codées sur k bits alors l'espace d'adressage est de 2k mots-mémoire  Dans cet espace d'adressage il faut prévoir non seulement l'accès à la RAM, mais aussi à la ROM et aux E/S  Il existe deux méthodes principales pour désigner une adresse :  Linéaire : mots numérotés de 0 à 2k-1  Segmentée : adresse = < n° segment , déplacement >  Pour réaliser cet espace d'adressage il est nécessaire d'utiliser tout un ensemble de circuits déjà étudiés : décodeurs multiplexeurs, démultiplexeurs 10/30/2023 19:27:46 27 Espace d’adressage  Exemple : espace d'adressage d'une RAM de M mots, d'une ROM de N mots et d'un espace mémoire réservé aux entrées sorties mot 0 mot 1 ... mot M-1 mot M ... ... mot M+N-1 … ... ... 0 1 ... M-1 M ... … M+N-1 M+N ... 2k-1 adresses RAM ROM E/S 10/30/2023 19:27:46 30 Les mémoires RAM La mémoire se présente sous forme de boîtiers de différentes capacités et adressant une certaine taille de mots (256K mots de 8 bits, 1M mots de 32 bits, …) Chaque boîtier dispose (en général) des broches suivantes : Une broche de sélection : (chip select) Une broche de lecture/écriture : pour les RAM Broches d0, …, d7, … pour les données Broches a0, …, a7, … pour les adresses Une broche (output enable) de connexion (logique 3 états) des sorties vers l’extérieur (bus de données) 2 broches pour l’alimentation électrique 10/30/2023 19:27:46 31 Les mémoires RAM  Pour chaque cellule  Une ligne de sélection.  Une ligne d’entrée/sortie.  Le détail interne de la cellule n'est pas représenté.  à partir de l'adresse, le décodeur sélectionne une ligne qui est mise à "1", mettant ainsi en communication la cellule et la ligne d’entrée/sortie. D é c o d e u r k adresses n sorties 2k lignes 10/30/2023 19:27:46 32 Les mémoires SRAM  Static Random Access Memory (SRAM)  Capacité : entre 10 Ko à 10 Mo  Temps d’accès : entre 1 à 10 ns  Volatile  Réalisation :  La SRAM est très rapide et est pour cette raison le type de mémoire qui sert aux mémoires cache. 10/30/2023 19:27:46 35 Les mémoires de masse  Disque dur magnétique  Capacité : 1 To  Temps d’accès : 10 ms  Non volatile 10/30/2023 19:27:46 36 Les mémoires de masse 10/30/2023 19:27:46 37 Hiérarchie des mémoires Type Capacité Temps d’accès Volatilité Utilisé dans Registre 8 à 64 bits 20 ps Volatile Processeur SRAM 10 Ko à 10 Mo 1 à 10 ns Volatile Mémoire cache DRAM 8 Go 80 ns Volatile Mémoire principale Falsh 100 Go 100 μs Non volatile Unité de stockage (Clé USB, Disque SSD ...) Disque dur magnétique 1 To 10 ms Non volatile Unité de stockage 10/30/2023 19:27:46 40 Fréquence et débit mémoire  Le débit théorique d'une mémoire d'un ordinateur dépend de trois facteurs :  La fréquence du bus FSB ( Front Side Bus) reliant le CPU à la mémoire,  La largeur du bus en nombre de bits,  Un coefficient multiplicateur qui dépend de la technologie utilisée (normal = 1, DDR = 2, QDR = 4).  Le débit mémoire est donc donné par la formule suivante :  débit = Fréquence × Largeur × Coef  Exemple : Un ordinateur doté d'un FSB à 133 Mhz de largeur 64 bits utilisant la technologie DDR possède un débit mémoire théorique de : 133 × 106 × 64 × 2 bits/s soit 2,128 Go/s. 10/30/2023 19:27:46 41 Les différentes DRAM  La mémoire SDRAM (Synchronous DRAM) est capable d'échanger des données en se synchronisant avec le signal d'horloge pour des fréquences de 66, 100 ou 133 Mhz.  DDR SDRAM (Double Data Rate Synchronous DRAM)  Utilisation des deux fronts (montant et descendant du signal d'horloge) pour transférer les données  DDR III SDRAM  Fréquence élevé et faible consommation d’énergie  QBM (Quad Band Memory)  Utilisation de deux canaux de 64 bits alternativement  RDRAM (Rambus DRAM)  Mémoire série à 1 ou plusieurs canaux et fréquence élevée  Abandonné par Intel au profit de la DDR SDRAM car ce type de mémoire est très cher 10/30/2023 19:27:46 42 Les différentes DRAM  QDR SDRAM (Quad Data Rate SDRAM)  Pour doubler le débit par rapport à la technique double data rate, la mémoire utilise un deuxième signal d'horloge décalé d'un quart de cycle d'horloge par rapport au premier.  Transfert de 2 ou 4 mots en 1 cycle  Lectures et écritures simultanées possible  N’est pas commercialisé pour le grand marché  QDR II SDRAM  Fréquences élevée 10/30/2023 19:27:46 45 CPU Central Processing Unit. Unité Centrale de Traitement (UCT) 10/30/2023 19:27:46 46 Le microprocesseur  Un microprocesseur est un circuit contenant les unités suivantes :  Unité de contrôle, de commande et de synchronisation ;  Unité arithmétique et logique  Mémoire et registres internes  Unité d’entrées/sorties  Bus internes UAL Mémoire interne et registres E/S UC 10/30/2023 19:27:46 47 BUS et UAL  Les bus se distinguent par :  La fréquence du bus FSB ( Front Side Bus)  La largeur du bus en nombre de bits  UAL  Circuits nécessaires pour les opérations arithmétiques et logiques  En fonction de l’opération sélectionnée l’UAL :  Fournit le résultat  Met à jour un registre d’état pour contrôler si :  Le résultat = 0  Résultat positif / négatif  Débordement  Retenue 10/30/2023 19:27:46 50 Types de registres  Registre d’adresses (compteur ordinal) : contient l’adresse de la prochaine information à lire  soit la suite de l’instruction en cours,  soit la prochaine instruction ;  Registre d’instructions : contient l’instruction en cours de  traitement ;  Accumulateur : utilisé pour stocker les données en cours de traitement par l’UAL ;  Registre d’état : sert à stocker le contexte du processeur  Les différents bits de ce registre sont des drapeaux (flags) servant à stocker des informations concernant le résultat de la dernière instruction exécutée. 10/30/2023 19:27:46 51 Types de registres  Registre de sommet de pile : contient l’adresse de du sommet de la pile  Registres généraux : ces registres sont disponibles pour usage plus général (adresse, donnée, buffer, …)  Compteur de programme : contient l’adresse mémoire de l’instruction en cours d’exécution ; 10/30/2023 19:27:46 52 Principe général de fonctionnement du microprocesseur  Le programme est représenté par une série d’instructions qui réalisent des opérations. Il y a quatre étapes lors du traitement des instructions.  Pour exécuter un programme, le microprocesseur effectue cycliquement : 1) Lecture d’un code d’instruction en mémoire (fetch) 2) Reconnaissance de ce code, ou décodage (decode) 3) Exécution d’un ordre élémentaire (execute) 4) Écriture du résultats et positionnement sur le code de l’instruction suivante du programme (writeback) 10/30/2023 19:27:46 55 EXECUTE (exécution)  Au cours de l’étape EXECUTE de l’instruction, différentes parties du processeur sont mises en relation pour réaliser l’opération souhaitée.  Par exemple, pour une addition, l’unité arithmétique et logique (UAL) sera connectée à des entrées et des sorties.  Les entrées présentent les nombres à additionner et les sorties contiennent la somme finale. L’UAL contient le circuit électronique pour réaliser des opérations d’arithmétique et de logique simples sur les entrées (addition, opération sur les bits).  Si le résultat d’une addition est trop grand pour être codé par le processeur, un signal de débordement est positionné dans un registre d’état. 10/30/2023 19:27:46 56 WRITEBACK (écriture du résultat)  La dernière étape WRITEBACK, écrit tout simplement les résultats de l’étape d’exécution en mémoire.  Très souvent, les résultats sont écrits dans un registre interne au processeur pour bénéficier de temps d’accès très courts pour les instructions suivantes.  Dans d’autres cas, les résultats sont écrits plus lentement  dans des mémoires RAM. 10/30/2023 19:27:46 57 Séquencement des instructions  Une instruction est découpée en plusieurs micro-opérations / micro-commandes : 1. Lire l’instruction ; 2. Calculer l’adresse de la prochaine instruction ; incrémenter le CO ( Compteur Ordinal). 3. Décoder l’opération ; 4. Calculer les adresses des opérandes si nécessaire ; 5. Lire les opérandes éventuelles depuis la mémoire ; 6. Exécuter l’instruction ; 7. Calculer l’adresse du résultat ; 8. Ranger le résultat en mémoire. 10/30/2023 19:27:46 60 Instruction  Quelques définitions : ❏ Un mnémonique est une abréviation permettant de se rappeler du code et de la fonction d’une instruction. Le langage assembleur est directement basé sur ces mnémoniques ; ❏ Un programme est une liste de codes-instructions implantés en mémoire et permettant de résoudre un problème prédéterminé. 10/30/2023 19:27:46 61 Architectures RISC et CISC On distingue deux types d'architectures différentes pour les microprocesseurs :  RISC = Reduced Instruction Set Computer (MIPS, ARM, Power, SPARC, Power PC, Alpha )  Le concept RISC consiste à créer un jeu d'instructions simples mais très rapides. L'accès à la mémoire est simplifié grâce à l'utilisation de deux instructions (LOAD et STORE).  CISC = Complex Instruction Set Computer (Intel, AMD , Motorola 680x0).  Pour ce type d'architecture, on a tendance à combiner une instruction de chargement ou de stockage avec un calcul et l'adressage mémoire peut être complexe. 10/30/2023 19:27:46 62 Architectures CISC  L’unité de commande est micro-programmée  Les différentes phases (chargement, exécution ...) correspondent à des micro-opérations déclenchées pour exécuter l'instruction.  Le code-instruction déclenche une séquence de micro- opérations  Avantages :  changer le micro-programme = changer les possibilités du microprocesseur  ajout, correction, custom-design facile (pas de modification des circuits)  Inconvénients :  Nécessite un séquenceur de micro-instruction et accès mémoire => ralentissement 10/30/2023 19:27:46 65 Comparaison CISC / RISC RISC CISC RISC signifie (Reduced Instruction Set Computer). CISC signifie (Complex Instruction Set Computer). Les processeurs RISC ont des instructions simples prenant environ un cycle d’horloge. Le cycle d’horloge moyen par instruction (CPI) est de 1,5 Le processeur CSIC dispose d’instructions complexes prenant plusieurs horloges pour l’exécution. Le cycle d’horloge moyen par instruction (CPI) est compris entre 2 et 15. Les performances sont optimisées avec plus de focus sur les logiciels Les performances sont optimisées en mettant davantage l’accent sur le matériel. Il ne possède aucune unité de mémoire et utilise un matériel distinct pour implémenter les instructions. Il dispose d’une unité de mémoire pour mettre en œuvre des instructions complexes. 10/30/2023 19:27:46 66 Comparaison CISC / RISC RISC CISC Le jeu d’instructions est réduit, il contient que quelques instructions dans le jeu d’instructions. Beaucoup de ces instructions sont très primitives. Le jeu d’instructions comprend diverses instructions pouvant être utilisées pour des opérations complexes. Le jeu d’instructions comprend diverses instructions pouvant être utilisées pour des opérations complexes. CISC a de nombreux modes d’adressage différents et peut donc être utilisé pour représenter plus des instructions dans différents langages programmation de niveau supérieur. Les modes d’adressage complexes sont synthétisés à l’aide du logiciel. CISC supporte déjà des modes d’adressage complexes Possède plusieurs registres N’a qu’un seul registre Le temps d’exécution est très bas Le temps d’exécution est très élevé Il ne nécessite pas de mémoire externe pour des calculs Il nécessite une mémoire externe pour des calculs 10/30/2023 19:27:46 67 Critères de puissance d'un microprocesseur  Vitesses d'horloge interne et externe (sur les bus externes)  Largeur du bus de donnée : taille des mots manipulés en une instruction  Largeur du bus d'adresse : taille de la mémoire gérée  Nombre de registres et de mémoires internes (caches) qui réduisent le nombre d'accès en mémoire centrale  Nombre d'instructions et complexité du jeu d'instructions  Nombre de micro-commandes exécutées en une séquence : plus il y en a plus il faut de cycles pour exécuter une instruction, par contre une UC simple supporte une fréquence rapide.  Nombre de micro-commandes déclenchées en parallèle. 10/30/2023 19:27:46 70 Pipeline  Le traitement d'une instruction passe par un certain nombre d'étapes (FETCH, DECODE, ... soit 5 étapes dans le cas que nous avons présenté). Dans une architecture simple, il faut attendre que les 5 étapes aient été réalisées sur l'instruction en cours pour passer à l'instruction suivante. 10/30/2023 19:27:46 71 Pipeline  L’idée du pipeline est de découper une opération en opérations élémentaires appelées étages, de façon à pouvoir traiter plusieurs opérations simultanément.  Dès lors, une fois que la première instruction a terminé l'étape FETCH et passe dans l'étape DECODE, on peut faire passer la deuxième instruction dans l'étape FETCH.... 72 Pipeline = = g 2 2 5 vi = =£ Bp g £ : £E vi 10/30/2023 19:27:46 10/30/2023 19:27:46 75 Gain théorique d'un pipeline  Problèmes liés au pipeline  On peut alors se demander pourquoi ne pas créer un pipeline avec un nombre d'étages importants ? comme c'est le cas pour le Pentium 4 qui dispose d'un pipeline de 20 étages. En fait certaines instructions posent problème :  Les instructions dépendantes entre-elles ;  Les branchements conditionnels.  Tant que les instructions se suivent, pas de problème, mais si un branchement (saut) est effectué dans le programme alors il faut vider le pipeline et recommencer d’où utilisation de méthodes de prédiction de branchement 10/30/2023 19:27:46 76 Le multi-cœur  Un microprocesseur multi-cœur (multi-core) est un processeur possédant plusieurs cœurs physiques fonctionnant simultanément.  Un cœur physique est un ensemble de circuits capables d’exécuter des programmes de façon autonome.  Les cache L1 sont des caches dédiés a un seul core, tandis que les caches L2 et L3 sont partagés entre les cores.  Ces microprocesseurs sont plus efficaces dans le traitement multitâche.  Le désavantage est que les programmes doivent être repensés pour pouvoir exploiter le multitâche.  Les composants d’un processeur multicœur ont une puissance individuelle inférieure à celle d’un processeur monocœur. 10/30/2023 19:27:46 77 L'hyperthreading  L’hyper-threading consiste à créer deux processeurs logiques sur une seule puce.  Chacun doté de ses propres registres de données et de contrôle.  Ces deux unités partagent les éléments du cœur de processeur, le cache et le bus système.  Ainsi, deux sous-processus peuvent être traités simultanément par le même processeur.  Cette technique multitâche permet d’utiliser au mieux les ressources du processeur en garantissant que des données lui sont envoyées en masse. 10/30/2023 19:27:46 80 Circuits d’entrées/sorties et interfaces  Définition d’un périphérique : système matériel qui permet d’introduire (ou d’extraire) des données dans (ou de) l’ordinateur.  Composition d’un périphérique :  Partie « active » qui effectue les opérations (mémoriser des données, afficher, imprimer …)  Connexion qui relie la partie active à l’ordinateur (µp) via les bus et circuits d’E/S  Au périphérique est associé un contrôleur (Exemple : contrôleur disque) qui possède des registres, des mémoires et séquenceurs ...  Problèmes :  Périphériques conçus indépendamment des ordinateurs  Solution :  Standardisation des circuits d’E/S pour être compatible avec le bus de l’ordinateur 10/30/2023 19:27:46 81 Circuits d’entrées/sorties et interfaces  Le µp pilote les périphériques grâce à des circuits spécialisés appelés interfaces  Les circuits d’E/S jouent souvent le rôle d’interfaces (on considère que ces termes sont équivalents) interface partie active bus ordinateur Légende : périphérique ordinateur 10/30/2023 19:27:46 82 Organisation des E/S et périphériques La communication entre le µp et les périphérique utilise :  Un circuit d’E/S : assure le transfert des informations de ou vers les bus de l’ordinateur  Une interface : adapte les signaux en provenance du périphérique pour les rendre compatibles avec le circuit d’E/S (temps/débit, amplitude/intensité, protocole)  Un contrôleur de périphérique qui gère la partie active  Remarques :  Le circuit d’E/S est généralement sur la carte mère  Le contrôleur est en général dans le périphérique  Le circuit d’interface est soit :  Dans le circuit d’E/S  Dans le périphérique  Divisé en 2 parties (circuit E/S + périphérique) 10/30/2023 19:27:46 85 Liaison série  Une liaison série envoie les données sur 1 fil bit à bit  Un fil pour envoyer les données  Un fil pour recevoir les données  Quelques fils pour le contrôle des transmissions  Avantages :  Simple à mettre en œuvre  Peu d’interférences : grande longueur de câble possible  Inconvénient :  Plus lent qu’une liaison parallèle (à l’origine)  Liaisons série sur le PC (à l’origine) :  Port PS/2 (clavier, souris) – liaison synchrone  Port série (port RS232) - liaison asynchrone – limité à 30m 10/30/2023 19:27:46 86 Liaison parallèle  Une Liaison parallèle : 1 fil par bit, 1 mot transmis en une fois  Avantage :  Rapide (plus il y a de fils, plus on envoie de bits en parallèle)  Inconvénients :  Plus difficile à mettre en œuvre qu’une liaison série (nombreux fils)  Plus il y a de fils et si la fréquence est plus élevée alors il y a plus d’interférences et la distance de communication est courte  Liaisons parallèles sur le PC (à l’origine) :  Port parallèle - 8 bits – limité à 3m  Stockage : disquette, IDE et SCSI – limité à environ 50cm  ISA, PCI, PCI-X – limité à environ 20-30cm  bus de données, bus d’adresse 10/30/2023 19:27:46 87 Amélioration des liaisons séries  Le débit des liaisons séries est amélioré par l’augmentation de la fréquence  USB2 : 480Mb/s (57Mo/s) ; USB 3.1 : 10 Gbits/s (1,25 Go/s)  Difficilement applicable aux liaisons parallèles (interférences)  Nouvelles liaisons série sur le PC :  USB (Universal Serial Bus), IEEE 1394 (Firewire) : remplacent clavier et souris (PS2), les ports RS232, ...  SATA (Serail ATA) : remplace l’Ultra ATA (IDE ou PATA) pour les périphériques de stockage  Autre amélioration : utilisation de plusieurs liens série simultanément pour atteindre de très hauts débits  Nouvelles liaisons série multiples sur le PC :  PCI Express : remplace le bus PCI, PCI-X et le port AGP  Hypertransport : remplace par exemple les bus entre µp et mémoire pour l’Athlon64 10/30/2023 19:27:46 90 Connecteurs cartes d’extension  Les connecteurs d'extension sont des réceptacles pouvant accueillir des cartes d’extension. Ces cartes sont utilisées pour ajouter des fonctionnalités ou augmenter les performances d’un micro-ordinateur.  Connecteurs ISA  Destiné à recevoir des cartes de type ISA. Ce connecteur est désormais obsolète. Il a été remplacé par le port PCI.  Connecteurs PCI  Il est en train d'être remplacé par le port PCI Express. 10/30/2023 19:27:46 91 Connecteurs cartes d’extension  Connecteurs AGP (Accelerated Graphic Port)  Destiné à recevoir les cartes graphiques. Il est en train d'être remplacé par le port PCI Express.  Connecteurs PCI Express (PCIe)  La longueur du slot PCI Express est variable selon qu'il s'agit d'un slot 1x, 2x, 4x, 8x ou 16x. Le nombre indique la quantité de lignes séries parallèles disponibles sur le connecteur. 10/30/2023 19:27:46 92 Connecteurs périphériques de stockage  Connecteur IDE ou PATA (Parallel ATA)  Connecteur SCSI  Connecteur SATA (Serial ATA) 95 Chipset : DDR : Channel A Front Side Bus 10/30/2023 19:27:46  | Carte mére Emplacements mémoire DDR3 Connecteurs USB 3.0 en facade Socket Intel® LGA 1150 Chipset Intel® B85 Ports SATA Ports USB 3.0 externes Emplacements PCI Express 3.0 / 2.0 96 10/30/2023 19:27:46 10/30/2023 19:27:46 97 Classification des périphériques  Lecteur CDROM, DVDROM  Graveur CDRW, DVDRW  Disque dur magnétique (SSD), lecteur zip  Clé usb, disque de stockage externe  Lecteur carte à puce  Clavier, souris  Carte réseau, modem  Imprimante, scanner  Carte graphique, moniteur, data-show, écran tactile  Carte d’acquisition, de montage vidéo, appareil photo numérique  Carte son, micro, enceintes  Périphériques MIDI (synthétiseur, boîte à rythme, …)  Joystick, casque 3D, gants 3D  Onduleur  Périphériques d’authentification (vocal, empreinte, …) mémoires de masse p ér ip h ér iq u es d ’E /S