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Download Write a title that briefly explains what it is about. and more Exercises Information Technology in PDF only on Docsity! Ye osants logiques Yeys4 grammables  PLAN I. Introduction II. Les mémoires vives III. Les mémoires mortes IV. Évolution des composants programmables V. Les FPGA Classification des mémoires MEMOIRES | MORTES VIVES ROM STATIQUE DYNAMIOUE _ PROM | | _ EPROM (Tig | a ee . EEPROM - SRAM ASYNCHRONE SYNCHRONE _ MEMOIRE FLASH | | - FFM - SDRAM - EDO - DDR-SDRAM - RAMBUS - VCMRAN -~ PCR SN  II Les Mémoires Vives : RAM Random Acces Memory, mémoires vives • Des mémoires contenant des programmes et des données • Information disponible tant que le courant est présent • 2 types de RAM: StaticRAM ET DynamicRAM Statique Ram: Un bit = une bascule D (4 transistors) Dynamique Ram : Un bit = une capacité (1 transistor) RAM Statique s e l e c t d a t a m e m 12 1 2 \ d a t a Addition verticale de CI pour augmenter le nombre de mots SRAM de 8 mots de 4 bits LES RAM DYNAMIQUE (DRAM) • Info stockée dans un condensateur sous forme de charge électrique • Plus grande intégration mais nécessite des opérations de rafraîchissement. • Rafraîchissement= lire le bit et le réécrire environ toutes les 10nsec temps Tension en volts 5 0 2 3 ‘ 1 ’ ‘ 0 ’ Avec rafraîchissement RAM dynamique • Un seul transistor : gain de place • Cycle complexe de lecture • Lecture puis ré-écriture • Cycle de rafraîchissement d a t a s e l e c t III Les Mémoires mortes: Read Only Mémory • Les données ne peuvent être que lues • L’écriture se fait soit lors de la fabrication ou nécessite un matériel spécialisé. • La donnée est retenue même en absence du courant (donnée non volatile) 1 Les différentes familles de PROM Mémoires non-volatiles Read-Only Memory Read/Write ROM NOVRAM non programmable programmable ¥ non effagable effacable Mask ROM jr aipeatie 4 etiecati figée en fonderie PROM! |JOTP EPROM non effagable = fusibles UV EPROM | sans fenétre électriquement par UV EEPROM UV EPROM par mot par bloc entiérement  2) PROM: Programmable ROM • ROM programmable par l'utilisateur une seule fois: 1 point mémoire = fusible • EPROM: PROM effaçable plusieurs fois Effacement = soumettre l ’Eprom à un rayonnement ultraviolet (UVPROM) ou un courant électrique EEPROM • L’écriture nécessite un temps 1000 + grand que dans une Ram PRINCIPE DES PROM A FUSIBLE • Lorsque la mémoire est livrée tous les fusibles sont intacts. Elle ne contient alors que des l. • La programmation va consister à faire sauter les fusibles aux emplacements où on souhaite mémoriser des 0 en utilisant une haute tension (généralement 12 volts), pour faire sauter le ou les fusibles. • Les PROM à fusibles sont en voie de disparition Fusibles métalliques ou Si Lignes métalliques : interconnexions Intact «Programmé» Rem : Antifusibles Ta diffision silicon substrate ta link a» m2 sid na ¥ Big \ 1 re amorphous Si amorphous Si UV-EPROM / EEPROM +5 input wire input wire To oe \@,\s!) product wire IL IL EPROM —1— EPROM —1— pes? tn he U4 fight agg as G c cc drain SQUroe rain a bulk 4 bulk bulk 4 GNO—*" slectons GND ho channel Non-volatile tay tb) td SAMOS : Stacked MOS  Durée de rétention • La qualité de l'isolant étant excellente, la durée de rétention des charges atteint au minimum 10 ans à 70 °C, c'est-à-dire jusqu'à 100 fois plus à 25 °C Effacement • On expose la puce à un rayonnement ultraviolet. Les photons, communiquent leur énergie aux électrons et leur font franchir la barrière en sens inverse c) Principe des EEPROM • Ce sont des PROM effaçables électriquement octet par octet si nécessaire. • Les EPROM FLASH sont effaçables globalement, sont plus rapides et plus simples (1 CMOS par bit) que les EEPROM. • Toutes deux sont programmables en circuit. IV Évolution du marché des composants programmables • De plus en plus présent dans le quotidien – Ordinateurs, PDA – GSM,GPRS,UMTS, GPS – TV numérique – Electronique embarquée – Baladeurs CD/MP3 DVD – Traitement du signal Les atouts des CLP : les standards • Les standards facilitent l’intégration de services : – PDA + GSM – GSM + MP3 – UMTS + MPEG4 + MP3 + Hiperlan2 + ... Plus de performance • GSM =>GPRS =>EDGE =>UMTS • Bluetooth 11 Mbits/s =>Hiperlan2 à 54 Mbits/s Notion d’IP (Intellectual Property) • Blocs fonctionnels complexes réutilisables – Hard: déjà implanté, dépendant de la technologies, fortement optimisé – Soft: dans un langage de haut niveau (VHDL, Verilog, C++…), paramétrables • Normalisation des interfaces • Environnement de développement (co-design, co-specif, co- verif) • Performances moyennes (peu optimisé) Contraintes liées à l’utilisation d’IP - connaître les fonctionnalités – estimer les performances dans un système – être sûr du bon fonctionnement de l’IP – intégrer cet IP dans le système – valider le système MERCI ... —— ee ee ee a ot ee i: an EWE ed tis  Définition FPGA : Field Programmable Gate Array En français : Composant, constitué d’un ensemble de ressources logiques élémentaires configurables pouvant être mises en relation par un réseau d’interconnexions également configurable Historique IXème av JC Les chinois comptent avec un boulier ! 1640 Blaise Pascal, invente une machine mécanique à additionner et soustraire : la Pascaline 1875 Sir J.W. Swan invente le tube à incandescence 1940 Utilisation des premières PLL (principe étudié en 1932 par Bellescize) 1946 ENIAC 1er calculateur électronique (18 000 tubes, tient dans un hall de 10*17m) Von Neumann présente le concept de programme enregistré 1948 Bardeen, Brattain et Shockley (Bells Labs) inventent le transistor bipolaire 1er ordinateur le SSEC d’IBM 1950 1er circuit reconfigurable « the fuse configurable diode matrix » Harris Semiconductor 1958 Jack Kibly invente le circuit intégrée, brevet Texas Fairchild dépose un brevet sur la fabrication des CI par procédé Planar 1962 Famille TTL Marché des FPGA REVENUS NETS DE XILINX ET ALTERA 0 200000 400000 600000 800000 1000000 1200000 1991 1992 1993 1994 1995 1996 1997 1998 1999 2000 ANNEE R E V E N U S N E T S E N $ XILINX ALTERA Marché des FPGA 0 5 10 15 20 25 30 35 40 % 1998 1999 2000 ANNEE PARTS DE MARCHE DES FABRICANTS DE FPGA Xilinx Altera Lattice Other Actel Marché des FPGA PARTS DE MARCHE DES FABRICANTS DE FPGA POUR 2000 Altera 34% Xilinx 38%Lattice 14% Other 8% Actel 6% Problèmes techniques Pourcentage de perte à la fabrication du à l’augmentation de la taille des wafers (de 200 à 300 mm) => Ressources surnuméraires déconnectables permettent de prévoir le % de perte à la fabrication 300 mm 200 mm Évolution des prix 0 0,2 0,4 0,6 0,8 1 1,2 1995 1996 1997 1998 1999 2000 IN D IC E P R IX P A R E L E M E N T L O G IQ U E (S o u rc e : A lt e r a ) Le prix par élément logique diminue de 40 % par an Évolutions Prix (de l’élément logique) - 46% par an Densité (logique) + 55% par an Vitesse (fréquence système) + 35% par an Taxonomie des CI (HARD) PLD ASIC ASIC Circuits sur mesure Circuits précaractérisés Circuits prédiffusés Circuits configurables SEMI-CUSTOMCUSTOM FPGA CPLD PAL Sea of gate Gate array Standard cell Full Custom ASIC : Application Specific Integrated Circuit FPGA : Field Programmable Gate Array CPLD : Complex Programmable Logic Device PAL : Programmable Array Logic GAL : Generic Array Logic = PAL SRAM : Static Random Access Memory AntifuseSRAM ASIC Full Custom ASIC Circuits sur mesure Circuits précaractérisés Circuits prédiffusés Circuits configurables SEMI-CUSTOMCUSTOM FPGA CPLD PAL Sea of gate Gate array Standard cell Full Custom AntifuseSRAM ASIC : Application Specific Integrated Circuit ASIC Full Custom Au final Au départ SPECIFICATIONS + ASIC Gate Array ASIC Circuits sur mesure Circuits précaractérisés Circuits prédiffusés Circuits configurables SEMI-CUSTOMCUSTOM FPGA CPLD PAL Sea of gate Gate array Standart cell Full Custom AntifuseSRAM ASIC : Application Specific Integrated Circuit ASIC Gate Array Au départ SPECIFICATIONS + Au final Il est possible aussi d’utiliser des bibliothèques de composants pré-caractérisés PAL ASIC Circuits sur mesure Circuits précaractérisés Circuits prédiffusés Circuits configurables SEMI-CUSTOMCUSTOM FPGA CPLD PAL Sea of gate Gate array Standart cell Full Custom AntifuseSRAM PAL : Programmable Array Logic CPLD PAL PALPAL PAL MATRICE D’INTERCONNECTIONSE/S E/S Les CPLDs regroupent plusieurs PALs interconnectés par un réseau de connexions programmables. Les CPLDs sont les prémisses des premiers FPGAs. Ces circuits ne sont plus utilisés aujourd’hui car remplacés par les FPGAs. FPGA ASIC Circuits sur mesure Circuits précaractérisés Circuits prédiffusés Circuits configurables SEMI-CUSTOMCUSTOM FPGA CPLD PAL Sea of gate Gate array Standart cell Full Custom AntifuseSRAM A SUIVRE !!! FPGA : Field Programmable Gate Array Comparaison ASIC CARACTERISTIQUES FPGA GATE ARRAY STANDARD CELL FULL CUSTOM DENSITE FAIBLE MOYENNE MOYENNE GRANDE FLEXIBILITE GRANDE PETITE MOYENNE GRANDE ANALOGIQUE NON NON OUI OUI PERFORMANCE FAIBLE MOYENNE BONNE TRES BONNE TEMPS DE CONCEPTION TRES PETIT MOYEN MOYEN GRAND COUT DE CONCEPTION TRES PETIT MOYEN MOYEN TRES GRAND UTILISATION DES OUTILS SIMPLE COMPLEXE COMPLEXE TRES COMPLEXE VOLUME DE PRODUCTION PETIT MOYEN GRAND GRAND Temps de mise en œuvre TEMPS DE MISE EN OEUVRE COMPARES 0 1 2 3 4 5 6 7 8 9 10 ASIC FPGA APPRENTISSAGE SAISIE COMPILATION SIMULATION FABRICATION Point de "cross-over" des FPGA et des ASIC Nick Tredennick, Brion Shimamoto. The Rise of Reconfigurable Systems. In proceeding of Engineering of Reconfigurable Systems and Algorithms, ERSA’2003. June 23-26,Las Vegas, Nevada, USA. Cross-over de 200 000 de pièces environ en 2000 Cross-over de 1 000 000 de pièces environ en 2004 Un jeu de masques correspond à 1M$ à amortir en techno 0,13µm Contextes d’utilisations en grandes séries ASIC FPGA V o lu m e TempsConception prototypage Pré-série Production Fin de vie À-coup de production Conclusion Le choix entre FPGA ou ASIC, se fait en fonction du cahier des charges de l’application : • temps de mise sur le marché et durée de vie courte FPGA • très petit nombre de circuits FPGA • optimisation des performances ASIC • grande série ASIC FPGA et conjoncture économique mondiale D’après une interview du directeur de Xilinx dans la revue électronique internationale Les FPGA sont les rares produits d’électronique qui profite de la crise économique actuelle dans le domaine des technologies de pointes ceci pour plusieurs raisons : • diminution des volumes de production • diminution de la durée de vies des produits • possibilités techniques des FPGAs largement suffisantes pour la plus part des applications « en 2006, il y aura un circuit logique programmable dans chaque appareil numérique …. » FPGA et conjoncture économique mondiale OOOO 30, 25 | 20, 15, 10, “ \ \ NNN 2001 2006 FPGA Share of “ASIC” Market  2)Les différentes familles de PLD PLD ASIC ASIC Circuits sur mesure Circuits précaractérisés Circuits prédiffusés Circuits configurables SEMI-CUSTOMCUSTOM FPGA CPLD PAL Sea of gate Gate array Standard cell Full Custom ASIC : Application Specific Integrated Circuit FPGA : Field Programmable Gate Array CPLD : Complex Programmable Logic Device PAL : Programmable Array Logic GAL : Generic Array Logic = PAL SRAM : Static Random Access Memory AntifuseSRAM Les différentes familles de PLD (suite) TYPE Nombre de portes intégrées Matrice ET Matrice OU Effaçable PROM 2 000 à 500 000 Fixe Programmable Non PAL 10 à 100 Programmable Fixe Non GAL 10 à 100 Programmable Fixe Electriquement EPLD 100 à 3000 Programmable Fixe Aux U-V Electriquement FPGA 3000 à 6.000.000 Programmable Programmable Electriquement Non a) Les PAL • L’invention des PAL date d’une vingtaine d’année, ce sont les ingénieurs de la société MMI rachetée par AMD qui ont eut l’idée d’utiliser la technologie des fusibles. • Ce sont des composants programmables une seule fois. Porte trois états permettant de déconnecter la broche de la matrice "ET" I/O •Certaines broches de ces circuits peuvent être utilisées aussi bien en entrée qu’en sortie grâce à un système de logique 3 états. •La commande de cette dernière est configurée au moment de la programmation. •La structure de sortie permet aussi de réinjecter les sorties en entrée (Feed- back). Configuration des entrées/sorties REFERENCE DES PAL Les diverses possibilités de ces circuits et leur standardisation ont conduit les constructeurs à définir une nomenclature permettant de décoder assez facilement la référence des PALs. PAL : PAL (CE) : CE pour version CMOS XX : Nombre d’entrées AB : Structure de sortie YY : Nombre de sorties C : Consommation ZZ : Vitesse DEF : Type de boîtier Lettre(s) Code(s) Structure de sortie L Combinatoire active bas H Combinatoire active haut C Combinatoire complémentaire R Registre synchrone (D) RA Registre asynchrone X Registre OU exclusif V Versatile R emarques : • Le nombre d’entrées varie entre 10 et 22. • Le nombre de sorties varie entre 1 et 10. • La puissance est indiquée par une lettre code. • La vitesse indique le temps de propagation en nS. • Les versions versatiles ont une cellule de sortie programmable permettant d’obtenir n’importe quel autre type de structure de sortie (L, H, R ...). • Les versions CMOS (CE) sont effaçables électriquement. Les fusibles sont remplacés par des transistors de type MOS FET. Ce ne sont ni plus ni moins que des « GALs ». E xemple : PAL 16 L 8 H 15 PC P AL : PAL : Nombre d’entrées : : Structure de sortie : : Nombre de sorties : : Consommation : : Vitesse : : Type de boîtier : PAL22V 10 ZOOM Complet  b) Les GAL • Les GAL sont des PAL à technologie CMOS, c’est à dire programmables et surtout effaçables électriquement. • On retrouve les mêmes références qu’en PAL. • Protection contre la duplication. • Les GAL sont dotés d’un bit de sécurité qui peut être activé lors de la programmation empêchant ainsi toute lecture du contenu du circuit. Ce bit est remis à zéro seulement en effaçant complètement le GAL. • Il est constitué d’un ensemble de huit octets, appelé signature électronique, pouvant contenir des informations diverses sur le produit. c) Les EPLD Généralités • L’introduction des EPLD telle que l’a voulue ALTERA visait deux buts : • Densité d’intégration supérieure aux PAL • Fonctionner à une vitesse au moins égale aux PAL bipolaires d) LES FPGA (field programmable gate arrays) L'architecture, retenue par Xilinx, se présente sous forme de deux couches : • une couche appelée circuit configurable, • une couche réseau mémoire SRAM. LES FPGA • La couche dite 'circuit configurable' est constituée d'une matrice de blocs logiques configurables CLB permettant de réaliser des fonctions combinatoires et des fonctions séquentielles. • Tout autour de ces blocs logiques configurables, nous trouvons des blocs entrées/sorties IOB dont le rôle est de gérer les entrées-sorties réalisant l'interface avec les modules extérieurs . La programmation du circuit FPGA appelé aussi LCA (logic cells arrays) consistera par le biais de l'application d'un potentiel adéquat sur la grille de certains transistors à effet de champ à interconnecter les éléments des CLB et des IOB afin de réaliser les fonctions souhaitées et d'assurer la propagation des signaux. • Ces potentiels sont mémorisés dans le réseau mémoire SRAM. La SRAM • La configuration du circuit est mémorisée sur la couche réseau SRAM et stockée dans une ROM externe. Un dispositif interne permet à chaque mise sous tension de charger la SRAM interne à partir de la ROM. Ainsi, un même circuit peut être exploité successivement avec des ROM différentes puisque sa programmation interne n'est jamais définitive. • On voit tout le parti que l'on peut tirer de cette souplesse en particulier lors d'une phase de mise au point. La mise au point d'une configuration s'effectue en deux temps: une première étape purement logicielle va consister à dessiner puis simuler logiquement le circuit fini, puis lorsque cette étape sera terminée on effectuera une simulation matérielle en configurant un circuit réel et l'on pourra alors vérifier si le fonctionnement réel correspond bien à l'attente du concepteur, et si besoin est identifier les anomalies liées généralement à des temps de transit réels légèrement différents de ceux supposés lors de la simulation logicielle ce qui peut conduire à des états instables voire même erronés..