Circuitos comparadores e aritméticos, Notas de estudo de Aplicações de Circuitos Integrados Digitais

Baixe Circuitos comparadores e aritméticos e outras Notas de estudo em PDF para Aplicações de Circuitos Integrados Digitais, somente na Docsity! ESTV-ESI-Sistemas Digitais-Circuitos MSI e LSI (2) 1/11 Circuitos comparadores Um circuito comparador permite determinar se dois números binários são iguais, e não o sendo, qual deles é o maior. Comparador de números de 2 bits O circuito compara os números A (A1, A0) e B (B1,B0), indicando nas saídas se A>B(GT), A=B (EQ) ou A<B(LT), mutuamente exclusivas, isto é, apenas uma destas saídas pode estar activa. Tabela funcional A1 B1 A0 B0 GT (A>B) EQ (A=B) LT (A<B) A1>B1 X X 1 0 0 A1<B1 X X 0 0 1 A1=B1 A0>B0 1 0 0 A1=B1 A0<B0 0 0 1 A1=B1 A0=B0 0 1 0 A1 A0 GT Comparador de 2 bits B1 B0 A>B EQ A=B LT A<B Estrutura interna Da leitura da tabela funcional resulta que: GT(A>B)=1 qd (A1>B1) ou (A1=B1 e A0>B0) (A1B’1)+((A1⊕B1)’ . (A0B’0)) (A1B’1)+((A1⊕B’1) . (A0B’0)) EQ(A=B)=1 qd (A1=B1) e (A0=B0) (A1⊕B1)’ . (A0⊕B0)’ (A1⊕B’1) . (A0⊕B’0) LT(A<B)=1 qd (A1<B1) ou (A1=B1 e A0<B0) (A’1B1)+((A1⊕B1)’ . (A’0B0)) (A’1B1)+((A1⊕B’1) . (A’0B0)) Diagrama lógico Note-se que as saídas GT, EQ, LT são mutuamente exclusivas pelo que se poderia redefinir uma delas em função das restantes duas, como por exemplo, LT=GT’ . EQ’ ou EQ=LT’ . GT’, ou ainda, GT=EQ’ . LT’ . ESTV-ESI-Sistemas Digitais-Circuitos MSI e LSI (2) 2/11 Comparador disponível sob a forma de CI Exemplo: ♦ 54/74/XXX85 – 4 Bit Magnitude Comparator Principais funcionalidades: - comparador de 2 números de 4 bits (A3..A0 ; B3..B0); - entradas adicionais para permitir a cascata (IA>B, IA<B, IA=B); - saídas activas a um (OA>B, OA<B, OA=B); Comparador de números de 4xN bits Implementa-se uma cascata de N CI’s 7485. ESTV-ESI-Sistemas Digitais-Circuitos MSI e LSI (2) 5/11 Adicionador de números de N bits Com base nos adicionadores completos, é possível construir um circuito adicionador de N bits, colocando-os em cascata (“ripple adder”), tal como se representa na figura. AN-1 CN-1 SN-1 BN-1 CN + A1 S1 B1 C2 + A0 C0 S0 B0 C1 + Qualquer alteração nas entradas B0, A0 ou C0 provoca a propagação dos transportes C1..CN-1 ao longo da cascata. Esta solução caracteriza-se por apresentar um tempo de propagação elevado e variável em função do número de bits. Considerando a estrutura interna dum adicionador completo, verifica-se que, relativamente à alteração na entrada Ai: sendo, TXOR = tempo de propagação de uma porta XOR, TAND = tempo de propagação de uma porta AND, TOR = tempo de propagação de uma porta OR, TXOR>TAND, então, o tempo de propagação na saída Ci+1 = TXOR+TAND+TOR, o tempo de propagação na saída Si=2 TXOR. Para um adicionador em cascata de N bits obtém-se: - o tempo de propagação na saída CN = TXOR+N(TAND+TOR); - o tempo de propagação na saída SN-1=2 TXOR + (N-1)(TAND+TOR) Se se considerar que TXOR= 2 TAND = 2TOR = 2 D, onde D representa o tempo de propagação de uma porta lógica, então, o tempo máximo necessário para calcular o resultado é de D(2N+2). ESTV-ESI-Sistemas Digitais-Circuitos MSI e LSI (2) 6/11 Adicionadores com transporte antecipado (“Carry look-ahead”/”Fast carry”) Conforme foi referido anteriormente, nos adicionadores em cascata, o tempo de propagação é proporcional ao número de bits do adicionador. Para eliminar esta desvantagem, são construídos circuitos adicionadores com transporte antecipado. Para cada somador completo: Ci+1 =Ai . Bi + Ci (Ai ⊕ Bi) Ao definir-se: Gi = Ai . Bi ⇒ transporte gerado Pi = Ai ⊕ Bi ⇒ transporte propagado Obtém-se: Ci+1 = Gi + Ci Pi Escrevendo as expressões de S0, C1, S1, C2, etc. , em função de Pi e Gi, obtém-se: S0 =A0 ⊕ B0 ⊕ C0=P0 ⊕ C0 C1 = G0 + P0 C0 S1 =A1 ⊕ B1 ⊕ C1=A1 ⊕ B1 ⊕ (G0 + P0 C0) =P1 ⊕ (G0 + P0 C0) C2 = G1 + P1 C1= G1 + P1 (G0 + P0 C0)= G1 + P1 G0 + P1 P0 C0 S2 =A2 ⊕ B2 ⊕ C2=A2 ⊕ B2 ⊕ (G1 + P1 G0 + P1 P0 C0) C3 = G2 + P2 C2= G2 + P2 (G1 + P1 G0 + P1 P0 C0)= G2 + P2 G1 + P2 P1 G0 + P2 P1 P0 C0 ...... ...... Os sinais de saída, Si e Ci+1, dependem, agora, directamente dos sinais Ai, Bi, Pi, Gi e C0, onde Pi e Gi dependem directamente de Ai e Bi. Assim sendo, o tempo de propagação do adicionador é constante e independente do número de bits do adicionador. Claro que isto tem um custo, o significativo aumento da complexidade do circuito (número de portas lógicas necessárias para determinar os transportes antecipados) à medida que o número de bits do adicionador aumenta. Estrutura interna de um adicionador de 2 bits com transporte antecipado Considerando as expressões obtidas anteriormente para S0, S1, C2, resulta o diagrama lógico da figura. ESTV-ESI-Sistemas Digitais-Circuitos MSI e LSI (2) 7/11 Adicionador disponível sob a forma de CI Exemplo: ♦ 54/74/XXX283 – 4 Bit Full Adder With Fast Carry Principais funcionalidades: - adicionador de 2 números de 4 bits (A4..A1 ; B4..B1) com transporte antecipado; - saídas (∑1, ∑2, ∑3, ∑4); - entrada C0 e saída C4 para permitir a cascata; Pode operar com entradas e saídas activas a um ou a zero, ou seja, considerando, lógica positiva ou lógica negativa. Exemplo: ESTV-ESI-Sistemas Digitais-Circuitos MSI e LSI (2) 10/11 Geradores/Detectores de paridade Este tipo de circuito tem particular aplicabilidade na detecção de alguns tipos de erros em sistemas de transmissão de dados binários. Considere-se o sistema de transmissão descrito no diagrama de blocos da figura. Bit de paridade (“1”) Bits de dados (“01010111”) Origem Destino Erro de transmissão Gerador de paridade par Dados Gerador de paridade par Dados Ao longo da transmissão, em série ou em paralelo, de um conjunto de bits da origem para o destino, um dos bits de dados pode ser afectado por, por exemplo, ruído eléctrico, e na origem ter o valor 1 e ser detectado no destino como tendo o valor 0. Ao conjunto de bits de dados é adicionado um bit de paridade que sendo também ele transmitido para o destino é utilizado na detecção de eventuais erros. No protocolo de transmissão de dados, a origem e o destino utilizam o mesmo tipo de paridade: - paridade par (“even parity”) – número par de uns, incluindo o próprio bit de paridade; - paridade ímpar (“odd parity”) – número impar de uns, incluindo o próprio bit de paridade; Gerador/Detector de paridade de 4 bits O gerador/detector para 4 bits produz a saída (I) que indica se o número de 1’s nos 4 bits é par. O complemento desta saída (P) indica o caso contrário, ou seja, se o número de 1’s nos 4 bits é ímpar. Tabela de verdade B3 B2 B1 B0 I P 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 1 0 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 0 1 0 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 1 1 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 1 0 Mapa de Karnaugh 1 B3 B1 B0 B2 0 1 0 0 1 0 1 1 0 1 0 0 1 0 1 I(B3,B2,B1,B0)= FMSP = ∑m(0,3,5,6,9,10,12,15) =(B3⊕B2⊕B1⊕B0)’ P(B3,B2,B1,B0)= FMSP = ∑m(1,2,4,7,8,11,13,14) =(B3⊕B2⊕B1⊕B0) Estrutura interna As saídas P e I podem ser utilizadas para gerar paridade par e ímpar respectivamente. ESTV-ESI-Sistemas Digitais-Circuitos MSI e LSI (2) 11/11 Gerador/Detector de paridade disponível sob a forma de CI Exemplo: ♦ 54/74/XXX280 – 9-Bit Odd/Even Parity Generators/Checkers Principais funcionalidades: - gerador/detector de paridade de 9 bits (A .. I). - saída ∑EVEN indica se existe um número par de 1’s nas entradas A .. I. - saída ∑ODD indica se existe um número ímpar de 1’s nas entradas A .. I.