Лабораторная работа 1, Схемы из Схемотехника

Скачай Лабораторная работа 1 и еще Схемы в формате PDF Схемотехника только на Docsity! Лабораторная работа №1 Комбинационные логические схемы ЧАСТЬ 1 ВВЕДЕНИЕ В СИСТЕМУМОДЕЛИРОВАНИЯ DEEDS И ИЗУЧЕНИЕ ФУНКЦИЙ ЛОГИЧЕСКИХ ВЕНТИЛЕЙ Рисунок 1. Создали проект в ДИИДС. Рисунок 2. Получили диаграмму работы инвертора Рисунок 3. Измерили задержку распространения сигнала, она составила 4нс. Рисунок 7. Диаграмма работы пользовательского блока Рисунок 8. Измерение времени распространения сигнала через пользовательский блок Рисунок 9. Логическое моделирование пользовательского блока Рисунок 10. Логическое моделирование пользовательского блока Рисунок 11. Логическое моделирование пользовательского блока. Наблюдаем состояние в промежуточной точке. Задание 2. Изучение функций логических элементов и их ДИИДС моделей . Рисунок 17. Моделирование элемента 2И в 4ех значном алфавите Рисунок 18. Моделирование элемента 2И в 4ех значном алфавите Рисунок 19. Моделирование элемента 2И в 4ех значном алфавите Рисунок 20. Моделирование элемента 2И в 4ех значном алфавите Рисунок 21. Моделирование элемента 2И в 4ех значном алфавите Рисунок 22. Моделирование элемента 2И в 4ех значном алфавите Рисунок 26. Моделирование элемента 3И-НЕ в 4ех значном алфавите Рисунок 27. Моделирование элемента 3И-НЕ в 4ех значном алфавите Рисунок 28. Моделирование элемента 3И-НЕ в 4ех значном алфавите Рисунок 29. Моделирование элемента 3И-НЕ в 4ех значном алфавите Рисунок 30. Моделирование элемента 3И-НЕ в 4ех значном алфавите Рисунок 31. Моделирование элемента 3И-НЕ в 4ех значном алфавите Рисунок 36. Моделирование элемента 3И-НЕ в 4ех значном алфавите Рисунок 37. Моделирование элемента 3И-НЕ в 4ех значном алфавите Задание 4. Изучите задержку и инерциальные свойства модели вашего элемента(см.задание 3),инерциальные - подавая сигналы длительностью меньшей, чем задержка элемента. Рисунок 38. Модель изучения инерциальных свойств Рисунок 39 Изучение инерциальных свойств элемента 3И-НЕ. Из диаграммы видно, что при сигналах, длительность которых меньше скорости распространения элемента происходит некорректная работа. Элемент не успевает переключаться.НАПРИМЕР, когда на всех входах лог.1 не происходит переключения выхода в состояние лог.0 5. изучение неисправности Рисунок 1. Моделирование элемента 3И на элементах 2И Рисунок 2. Моделирование элемента 3И на элементах 2И Рисунок 3. Временная диаграмма работы элемента 3И Из диаграммы видно, что единица на выходе формируется только тогда, когда на всех входах присутствует лог.1. Ниже приведено VHDL описание элемента 3И, реализованного на элементах 2И. LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.numeric_std.all; ENTITY P1 IS PORT( --------------------------------------> Inputs: iX0: IN std_logic; iX1: IN std_logic; iX2: IN std_logic; --------------------------------------> Outputs: oY: OUT std_logic ------------------------------------------------------ ); END P1; ARCHITECTURE structural OF P1 IS ----------------------------------------> Components: COMPONENT AND2_gate IS PORT( I0,I1: IN std_logic; O: OUT std_logic ); END COMPONENT; ----------------------------------------> Signals: SIGNAL S001: std_logic; SIGNAL S002: std_logic; SIGNAL S003: std_logic; SIGNAL S004: std_logic; SIGNAL S005: std_logic; BEGIN -- structural ----------------------------------------> Input: S001 <= iX0; S002 <= iX1; S003 <= iX2; ----------------------------------------> Output: oY <= S004; ----------------------------------------> Component Mapping: C001: AND2_gate PORT MAP ( S001, S002, S005 ); C002: AND2_gate PORT MAP ( S005, S003, S004 ); END structural; Задание 2. № варианта Логический базис для реализации функции XOR3 3 2И,3ИЛИ, НЕ X2 X1 X0 y 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 0 1 1 0 Получим минимальную форму методом карт Карно МДНФ Приведем к базису И-НЕ Рисунок 7. Комбинационная схема в базисе И-НЕ Рисунок 8. Временная диаграмма работы устройства. По диаграмме видно, что устройство функционирует согласно таблице истинности. VHDL описание приведено ниже LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.numeric_std.all; ENTITY P3 IS PORT( --------------------------------------> Inputs: iX1: IN std_logic; iX2: IN std_logic; iX3: IN std_logic; --------------------------------------> Outputs: oY: OUT std_logic ------------------------------------------------------ ); END P3; ARCHITECTURE structural OF P3 IS ----------------------------------------> Components: COMPONENT NOT_gate IS PORT( I: IN std_logic; O: OUT std_logic ); END COMPONENT; -- COMPONENT NAND2_gate IS PORT( I0,I1: IN std_logic; O: OUT std_logic ); END COMPONENT; ----------------------------------------> Signals: SIGNAL S001: std_logic; SIGNAL S002: std_logic; SIGNAL S003: std_logic; SIGNAL S004: std_logic; SIGNAL S005: std_logic; SIGNAL S006: std_logic; SIGNAL S007: std_logic; SIGNAL S008: std_logic; BEGIN -- structural ----------------------------------------> Input: S006 <= iX1; S002 <= iX2; S004 <= iX3; № варианта функция 13 Схема определения количества последовательностей 11 в четырехразрядном двоичном коде Будем предполагать, что последовательности «11» не должны пересекаться. Т.е. при входном коде «0111» число последовательностей равно 1, а при входном коде «1111» число последовательностей равно 2. Составим таблицу истинности Х3 Х2 Х1 Х0 У1 У0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 1 0 1 0 0 0 0 0 1 0 1 0 0 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 0 0 1 0 0 1 0 0 1 0 1 0 0 0 1 0 1 1 0 1 1 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 1 Получим минимальную форму методом карт Карно 1 1 1 1 1 Рисунок 9. Комбинационная схема в базисе И,ИЛИ,НЕ Рисунок 10. Диаграмма работы синтезированной схемы LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.numeric_std.all; ENTITY P5 IS PORT( --------------------------------------> Inputs: iX1: IN std_logic; iX2: IN std_logic; iX3: IN std_logic; iX0: IN std_logic; --------------------------------------> Outputs: oY0: OUT std_logic; oY1: OUT std_logic ------------------------------------------------------ ); END P5; ARCHITECTURE structural OF P5 IS ----------------------------------------> Components: COMPONENT AND2_gate IS PORT( I0,I1: IN std_logic; O: OUT std_logic ); Рисунок 12. Моделирование работы электронного замка. Рисунок 13. Моделирование работы электронного замка. Замок открыт Задание 7.Применение интегральных схем среднего уровня интеграции. Перепроектировать схему электронного замка(задание 6), используя микросхемы среднего уровня интеграции серии КР1533[8].(см приложение 2.3 ниже и модели микросхем в каталоге SXEM_LAB_DEEDS ) . Построить два варианта схемы 1. функциональную, используя функциональные модели микросхем серии КР1533. 2. принципиальную электрическую( связь контактов микросхем или их частей, используя модели корпусов микросхем серии КР1533. Рисунок 14. Схема электронного замка на элементах 3И и НЕ из библиотеки . Рисунок 15. Моделирование работы электронного замка. Замок закрыт Рисунок 16. Моделирование работы электронного замка. Замок открыт Рисунок 17. Моделирование работы электронного замка на микросхеме ЛИ3 и ЛН1